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第1章 绪论 1

1.1 无线电报机 1

1.2 电报 3

1.3 晶体管 3

1.4 集成电路 6

1.5 摩尔定律 7

1.6 TTL 8

1.7 CMOS 9

1.8 英特尔 9

1.9 德州仪器 10

1.10 仙童半导体公司 11

第2章 FPGA的开发流程 14

2.1 FPGA的软件集成开发环境 14

2.2 FPGA开发的第一个例子：点亮LED灯 21

第3章 硬件描述语言的历史 40

3.1 VHDL 40

3.2 Verilog HDL 42

3.3 目前HDL的发展状况 43

3.4 Verilog HDL和C的比较 44

3.5 Superlog 45

3.6 SystemC 45

第4章 模块的基本结构 47

4.1 模块的基本结构 47

4.2 模块的4个主要部分 48

4.3 由顶向下的设计方法 50

第5章 HDL建模 54

5.1 HDL的建模抽象的五级模型分类 54

5.2 行为级建模 56

5.3 数据流建模 58

5.4 门级建模 60

5.5 行为描述和RTL描述的比较 65

5.6 Verilog HDL与VHDL的建模能力的比较 66

5.7 建模的信号延迟 67

第6章 Verilog HDL的语法结构 70

6.1 标志符 70

6.2 注释 70

6.3 整数、标量、向量和位宽 71

6.4 基本常量 72

6.5 数据类型 73

6.6 运算符 74

6.7 if语句 83

6.8 case语句 86

6.9 循环控制语句forever、repeat、while和for 90

6.10 编译器指令 96

6.11 系统任务和系统函数 97

6.12 任务 100

6.13 函数 104

第7章 实例调用 115

7.1 门级实例调用 115

7.2 模块的实例调用 118

第8章 测试仿真 120

第9章 组合逻辑电路 125

第10章 时序逻辑电路 143

第11章 同步有限状态机 157

第12章 用户定义原语（UDP） 170

第13章 CPLD和FPGA的区别 180

13.2 PROM的基本结构 182

13.3 PAL和PLA的基本结构 182

13.4 GAL的基本结构 183

13.5 CPLD的基本结构 184

13.6 FPGA的基本结构 185

第14章 FPGA相关技术和产品 187

14.1 RAM 187

14.2 SRAM 187

143 DRAM 188

14.4 FLASH 188

14.5 SDRAM 189

14.6 AHDL 190

14.7 ASIC 190

14.8 SOC 192

14.9 Lattice公司及其技术和产品 193

14.10 ACTEL公司及其技术和产品 195

14.11 Cadence公司及其技术和产品 196

14.12 Altera公司及其技术和产品 196

第15章 Quartus II软件的开发流程 202

第16章 FPGA最小系统 217

第17章 专题研究 230

17.1 专题1—Verilog的综合原则 230

17.2 专题2—竞争与冒险 231

17.3 专题3—模块设计的基本原则 234

17.4 专题4—阻塞赋值和非阻塞赋值的区别 235

17.5 专题5—组合逻辑设计中容易出现的问题 240

17.6 专题6—时序逻辑电路设计的注意事项 243

17.7 专题7—if-else语句和case语句综合电路的优先级比较 246

17.8 专题8—4位加法器树形成的乘法器 247

17.9 专题9—格雷码与二进制码的转换 249

17.10 专题10—7段显示译码器设计 253

17.11 专题11—对真值表建立模型 256

17.12 专题12—基于LFSR的伪随机数生成方法 258

17.13 专题13—数字跑表 262

17.14 专题14—扰码器和解扰器 267

17.15 专题15—读写双端口RAM 273

17.16 专题16—总线的读写 275

17.17 专题17—帧结构指针信号的生成 278

17.18 专题18—以太网数据帧的发送 279

17.19 专题19—进程间的相互通信实例1 283

17.20 专题20—进程间的相互通信实例2 285

17.21 专题21—奇偶分频器 288

参考文献 292

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