SystemVerilog数字系统设计

SystemVerilog是21世纪电子设计师必须掌握的最重要的语言之一，因为它是设计/验证现代复杂电子系统核心芯片的至关重要的手段。本书讲授用SystemVerilog语言设计/验证数字系统的基本概念和具体方法。在介绍基本语法的基础上，阐述了如何用RTL级的SystemVerilog构成可综合的数字电路/组件/系统，以及如何用行为级的SystemVerilog搭建测试平台，对设计进行验证。