Verilog HDL高级数字设计

本书特色：用HDL（硬件描述语言）进行行为建模是现代ASIC（专用集成电路）设计的关键。要想成为某个杰出设计团队的一员，必须掌握设计流关键阶段中HDL的使用。本书内容并不囿于基本原理和方法，比较适合数字设计入门课程之后较深入些的课程。本书重点讨论使用HDL进行数字设计的方法。如果读者学过逻辑设计的入门课程，将对阅读本书有很大帮助。作者希望通过以下手段逐步实现重点目标：．复习组合和时序逻辑的基本原理．介绍在设计中如何使用硬件描述语言．提供大量翔实的讲解，使读者能很快上手进行ASIC和／或FPGA（现场可编程门阵列）设计．提供较深入的、使用现代设计工具的实例，引导读者简化、验证自己的设计并使其更明晰本书使用Verilog硬件描述语言作为通用的框架来支持所讲述的设计活动，但本书的重点是开发、验证并合成数字电路的设计，而不是Verilog语言。大多数选过数字设计方面两门以上课程的学生都应该熟悉至少一门编程语言，而且能够在阅读本书时进行相关的绘图工作。本书附有辅助软件包，可到电子工业出版社网站（www．phei．com．cn）资源下载栏目浏览下载，或以书名为关键字搜索下载。本书通过大量完整的实例